FPGA中边沿触发和电平触发

触发器是边沿触发，只有当时钟上升（或下降）的一瞬间，触发器会读取并锁存输入信号。输出信号仅在时钟信号上升（或下降）的一瞬间会发生变化。

锁存器是电平触发，只要使能（enable）信号处于高电平（或低电平），输出就会随着输入信号变化，直到使能信号变为低电平（或高电平）时，输出才会锁存，不再随输入变化。

本质上锁存器并不能叫触发，叫使能更合适些，这样就不会混淆了

以单片机引脚输入中断为例:

边沿触发，只会在电平变化时出现一次中断。
电平触发，只要电平为触发电平，会一直触发中断，即使清零了，还会再次进入。